Cache一致性与2种基本写策略(1)

作者 | 2011-07-07 21:26 | 类型 科技普及, 芯片技术 | 12条用户评论 »

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[陈怀临注：很高兴这位同学写这方面的文章。而且还自己标注“弯曲推荐”，which被我拿掉了。老天，你也太自信了：－）。弯曲评论上藏龙卧虎，您老上来就把科普文章整成弯曲推荐。。。：－）。鼓励一下。Cache的东西要写好，不容易，不要到时收不了笔呦。。。透露一下，王齐大侠在写一个传世佳品。很快会出台。。。]

(1) 一致性问题的产生——信息不对称导致的问题

现实生活中常常会出现因为沟通不畅而导致的扯皮，一方改了某些东西，又没有及时通知到另一方，导致两方掌握的信息不一致，这就是一致性问题。

多核处理器也有这样的问题，在下面这个简单的多核处理器示例中，内存中有一个数据x，它的值为3，它被缓存到Core 0和Core 1中，不过Core 0将x改为5，如果Core 1不知道x已经被修改了，还在使用旧的值，就会导致程序出错，这就是Cache的不一致。

Cache的不一致示例

(2) Cache一致性的底层操纵

为了保证Cache的一致性，处理器提供了2个保证Cache一致性的底层操作：Write invalidate和Write update。

Write invalidate(置无效)：当一个内核修改了一份数据，其他内核上如果有这份数据的拷贝，就置成无效(invalid)。

下面这个例子中，3个Core都使用了内存中的变量x，Core 0将它修改为5，其他Core就将自己对应的Cache line置成无效(invalid)。

Write invalidate示例

Write update(写更新)：当一个内核修改了一份数据，其他地方如果有这份数据的拷贝，就都更新到最新值。Write update示例如下：

Write update示例

Write invalidate和Write update比较：Write invalidate是一种很简单的方式，不需要更新数据，如果Core 1和Core 2以后不再使用变量x，这时候采用Write invalidate就非常有效。不过由于一个valid标志对应一个Cache line，将valid标志置成invalid后，这个Cache line中其他的本来有效的数据也不能被使用了。Write update策略会产生大量的数据更新操作，不过只用更新修改的数据，如果Core 1和Core 2会使用变量x，那么Write update就比较有效。由于Write invalidate简单，大多数处理器都使用Write invalidate策略。

(2个打分， 平均：5.00 / 5)

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雁过留声

“Cache一致性与2种基本写策略(1)”有12个回复

  1. 沙加 于 2011-07-07 11:32 下午

    这篇确实是科普的文章，文章结构来说起承转合，起的平淡未必后续没有高潮。还是希望作者在该系列后续的文章里能有激动人心的东东出现。
    很期待王齐的作品。不知道是弯曲第一时间更新还是王齐博客第一时间更新

  2. yile 于 2011-07-07 11:43 下午

    不长不太给力，期待继续努力

  3. 理客 于 2011-07-08 12:26 上午

    开头不错，期待佳作。首席是可以信赖的实在的共青团员，从来是真心表白，不含蓄的。

  4. 虬髯客 于 2011-07-08 3:46 上午

    此文章没技术含量，可以用于指导初学者

  5. sailing 于 2011-07-09 5:05 上午

    在弯曲首发，而且会在此保留所有版本。
    我在博客保留最后版本，算是给自己的回忆了。

    Write invalidate和Write Update这两种策略常用，而且很难。一旦考虑了Memory Consistency的层面，比想象中难很多很多很多。

    本来没有写这个的打算，好在有Yang Xi愿意写这一部分，打消了很多顾虑。

    最先发0.01版，希望更多的人可以补充新的内容。希望能够在9月的某一天发布。
    如首席所说，这部分内容一写就收不了手，我在努力想一切办法使这篇文章很够形成一个最基本的子集。

  6. sailing 于 2011-07-09 5:08 上午

    老天看了看图，还是用interconnection network的，这个就更难了。难到什么地步呢，你看看Sandy Bridge目前还是基于Ring-Bus的。

  7. kevin 于 2011-07-09 10:44 上午

    说句实话，这个框图只能误导初学者。给领导汇报没准都会挨领导骂。画个DMA控制器上去，这个图就歇了。

  8. 过客 于 2011-07-11 2:50 上午

    写得挺好的。简单就是美。几句话把cache说明白了。

  9. Sting 于 2011-07-11 5:14 上午

    咳咳咳，毕竟cache一致性最开始是由于硬件访问导致的，这个是不是应该先提啊。。。

  10. muxiqingyang009 于 2011-07-11 7:51 上午

    回复sailing
    不明白说的是什么意思，interconnection network只是统称，不区分cross bar还是Ring-Bus等等。

    回复kevin
    不明白说的是什么意思，可否明示。

  11. 缓存一致性非常非常难 于 2011-07-12 12:22 下午

    除非从OS底层开始讲，讲不清楚的。

  12. wilbur 于 2011-07-14 8:43 上午

    ps:
    powerpc详解P137：linux smp书什么时候出？