Frankly speaking there aren’t too many new things in Nehalem. The demise of FSB is long dued.
KISS 于
2008-12-20 10:45 下午
AFAIK, to industry, maybe it will be comparative with introduction of P6 microarchitecture.
1, it refine the system architecture(CSI/QPI) and the memory system of Intel x86 system.
2, Return of “SMT” after Core 2
3, It means the coming of “The death of voltage scaling”, by introducing new microarchitectural level power management technology – PCU(power control unit, over 1 million transistor), which is a size of 486(IDF).
From product perspective, its flexibility let Nehalem scale from mobile to MP server – Core count, SMT, Cache size, QPI links, Integrated or discrete memory controller, Type of memory, memory channels…
…
指出一个口误,不是每个core里的每个HT拥有一个单独的L1 D和I cache,而是这个core拥有一个单独的L1 D和I cache,也就是说这个core的所有HT是share这个L1 cache的,当然也包括L2 cache.
HT只是多了几个执行单元吧
啥时候讲讲backplane呀
谢谢匿名。还挺细。我讲完后,也意思到了。当时把一个别的CPU的东西讲混了。是的,Nehalem里没有hardware thread like XLR or Cavium do, but only have the HyperThreading stuff.
以后得学会剪辑录音才好。
回小3K:加一个interconnect逻辑相当复杂。这里面还要考虑到将来的ccNUMA结构,如AMD的ccHT互连。对Physical设计的要求太大,如die size,功耗等。。。
你想听backplane的东西?好,我想想。
我可以那出一个bus的东西来case study。我对bus相当感兴趣。曾经神经病的把时序图当画到处贴。怎么看怎么喜欢。。。
能否讲讲RMI/CAVIUM多核MIPS CPU架构的优劣。不知龙芯有没有多核系列
呵呵,不好意思,再次指出一处笔误:
“谢谢匿名。还挺细。我讲完后,也意思到了。当时把一个别的CPU的东西讲混了。是的,Nehalem里没有hardware thread like XLR or Cavium do, but only have the HyperThreading stuff. ”
Cavium应该不支持hardware threading,所以我想您的意思应该是“hardware thread like XLR”,“or Cavium”应该不成立。
我觉得XLR中的HT和Intel的HyperThreading的HT最大的区别可能在于,HyperThreading中的HT是采用协作式调度的,即当前HT主动PAUSE或其它方式,它才可以被CORE切换到另外一个HT。而XLR中的HT可以以时分的方式进行,并且可以分配给不同的HT不同比例的cycles。另外,XLR中的HT可以在访问内存而被STALL住时,Core可以自动将cycle切换到另外一个已经ready的HT。至于Cavium,目前它还没有支持HT的,它是通过扩展核的个数来达到平衡内存访问延迟目的。如果Core的频率比较高时,我觉得HT技术有一定的用处,它的确可以达到提高IPC的目的,但是如果core频率比较低时,我觉得HT没有更好。
您写了8行字。其实半句话,其区别是:
“FMT和SMT技术的区别。”。
我应该做2006年在清华就讲过。
要是说这半句话,那又得去查“FMT”和“SMT”了,呵呵。
先从概念下手。我讲,还不如引导同学们学习。互联网是最好的教授。。。
在查找阅读文献或white paper的过程中,要把
CMT,SMT,SMT一起来对比,理解。这样就能较好的把握现代体系结构在TLP(Task Level Parallism)方面的发展。从而更加深入的理解为什么工业界向多核系统方向发展,而不是超级流水线。在阅读TLP的时候,对比其相对的概念ILP(Instruction level Parallism).
我过几天录个音频,简单讲讲这些概念和技术的关系。
赫赫,可以简单理解成这样么
CMT = SMT + CMP
CMP其实就是最简单(传统)的多核,如BRCM 1250,原来sibyte(还记得前段时间Apple买下一个芯片公司吗。请参阅 http://www.tektalk.cn/?p=2415
CMT是比较简单的硬件多线程技术(工艺)。
SMT是最复杂的。HT是一种。但不是最早的。最先做出来的是当年Alpha芯片EV8.
先读点white paper吧。别着急。把这些概念都搞清楚的人不多包括那些教授们。
我一直理解成cmt就是把多个基于smt的核放到a single die里面.所以cmt应该比smt更复杂一些
cmt的c是Corase。只硬件多线程的粗粒度的调度,或共享整个微结构逻辑,如各个流水线的stage。
Ne ‘hei lem, not Ne ‘hei le men.
Frankly speaking there aren’t too many new things in Nehalem. The demise of FSB is long dued.
AFAIK, to industry, maybe it will be comparative with introduction of P6 microarchitecture.
1, it refine the system architecture(CSI/QPI) and the memory system of Intel x86 system.
2, Return of “SMT” after Core 2
3, It means the coming of “The death of voltage scaling”, by introducing new microarchitectural level power management technology – PCU(power control unit, over 1 million transistor), which is a size of 486(IDF).
From product perspective, its flexibility let Nehalem scale from mobile to MP server – Core count, SMT, Cache size, QPI links, Integrated or discrete memory controller, Type of memory, memory channels…
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Nehalem 横扫 HPC 市场……