“阿朗发布突破性网络处理器FP3 支持400Gb/s速率”有45个回复

1. jiyif 于 2011-08-17 4:57 下午

   自研NP芯片的 al，cisco，juniper，hw，zte这下有的忙了，技术门槛提高到了400G，BRCM的C3也只有100G。

2. Axl 于 2011-08-17 5:08 下午

   记得上次听说思科在做1T的，不知道啥时候出来

3. xux 于 2011-08-17 5:43 下午

   好厉害 400Gb/s 那是一秒处理多少个包
   有比他差一些的NP吗？ 型号是啥，有知道的麻烦说一个，我去下载个datasheet看看

   我现在玩Cavium 58xx 30 million packets per second
   这个差别好大啊

4. 麦克 于 2011-08-17 6:37 下午

   al比较给力 可以short csco了

5. mota 于 2011-08-17 10:49 下午

   是单chip么，还是有fabric的堆叠，有没有人了解

6. 高飞 于 2011-08-18 12:46 上午

   400G是单工的。单片FP3只能做200G双工。Lightreading报道的comments里很精辟的指出了这一点。

   现在一般都是最后算框槽容量乘以二。在芯片级就提前乘以二还很少见。

7. kevin 于 2011-08-18 1:59 上午

   我印象中ALU网站上很早就把卫星放出来了。。。

8. 7750 于 2011-08-18 4:22 上午

   6楼说法不对

9. Aaa 于 2011-08-18 6:33 上午

   C3是120G。有谁知道broadcom在FP3上做了哪些工作？这下思科压力巨大啊，NP5明年下半年才出来。不知道Echip/marvell怎么想的。

10. daily3 于 2011-08-18 7:29 上午

    接口支持如何？

11. multithreaded 于 2011-08-18 7:51 上午

    Based on the following the 10ns latency, I don’t quite understand how 100G can be done not even 400G since each 64B packet requires 6.7ns to be processed under 100G.

    Plus a packet needs read and write once, therefore totaly there are 20ns latency at least.

    Unless there is a big FIFO in the front of memory and a wide memory bus (512bits?) …

    ———————-
    Alcatel-Lucent plans to rely on Micron’s RLDRAM 3 memory to support the industry’s first 400-gigabit (Gb) capable chipset.

    Micron’s third generation of RLDRAM memory was developed to enable a faster, more efficient transfer of data over the network by doubling performance to 76.8 Gb/s and cutting latency to below 10 nanoseconds.

12. rinehart 于 2011-08-18 10:05 上午

    提不起激情了

13. 高飞 于 2011-08-18 5:20 下午

    7750兄，在不泄密的前提下，您能否解惑为什么在下的帖子不对？

    我的信息是从lightreading的comment看来的信息，所以是公开可得的。

14. mota 于 2011-08-18 5:42 下午

    to 11,这块片子应该不是传统的一条pipeline,不然解释不通，可能有多条，只是查找表之类的可能多条pipeline共享，I think so..

15. ronnie 于 2011-08-18 6:10 下午

    记得以前有人分析过， 他又16条独立流水线。

16. mota 于 2011-08-18 7:24 下午

    yep,所以al出了这个并没有什么太大的突破，ez,x在原来的np基础上做到这个也不是很困难，大家一起来copy logic..

17. ADIDDAS 于 2011-08-18 7:45 下午

    高飞的说法毫无问题。只需要想一个问题就行了，如果已经出了400G双工，为什么ALU发布的是200G的板子，有什么必要降规格使用？
    而且FP3主频【800～1000】mHZ，288Core，懂NP的人算一下就知道规格！

18. multithreaded 于 2011-08-18 9:56 下午

    我想所说的是： 什么都不作，每个包来了，放一下就走， 需要多大的内存带宽。

    Micron’s third generation of RLDRAM 。。。 76.8 Gb/s and cutting latency to below 10 nanoseconds.

    一片RLDRAM显然是不够的。估计要两片把！如果是400G，就要8片了。 The design of packet buffer alone is very complicated.

19. ADIDDAS 于 2011-08-18 11:50 下午

    据我所知，FP3用的是DDR3(1.66G)，而没有用RLDRAM！
    目前各个厂商除了Cisco的CRS-3上仍然沿用了RLDRAM这样昂贵的内存之外，都普遍采用DDR3.包括EZchip的NP4乃至未来的NP5.
    1.66Ghz的内存频率不光是考虑了报文的缓存，而且可能还有查表的问题！目前不清楚其片内缓存是否足以满足足够的表象空间，但猜测应该是用片外DDR3实现的。

20. Roy 于 2011-08-19 12:39 上午

    不会不用RLDRAM的，DDR3的Trc不够看啊，不是说用3rd RLDRAM嘛，现在只有Micron有啊

21. xux 于 2011-08-19 12:39 上午

    弯曲牛人真是多

    继续学习

22. ADIDDAS 于 2011-08-19 2:54 上午

    to Roy:
    NP4 100G单工，并未采用RLDRAM或QDR。采用DDR3 667mHz，其中外接了TCAM，据Cisco已公开资料来看”TCAM is used for VLAN tag, QoS and ACL classification”.请参考。

23. kevint 于 2011-08-19 10:16 上午

    @17
    “FP3主频【800～1000】mHZ，288Core，懂NP的人算一下就知道规格！”

    算了算。做200G很吃力。除非IPC极高

24. Multithreaded 于 2011-08-19 6:15 下午

    是不太够！

    通常估算用： 1Ghz 《–》 1Gbps

    288Ghz大约能处理200Gbps ：-（

25. 一条虫 于 2011-08-19 6:49 下午

    这个。。ddr3标准口撑死也就200Gbps了不得了。又不是xdr……

26. ADIDDAS 于 2011-08-19 7:43 下午

    ……….

27. nordor 于 2011-08-19 7:58 下午

    看看众核的处理器，觉得有可能。
    不能把那些通用处理器架构的东西拿来和NP比较吧。
    400Gbps是吞吐能力，那直接转发，不用查表，也就不要考虑内存瓶颈（内存的话，Cavium 40G也有增加内存吞吐的设计，）。
    包io部分和包处理部分分离，不在同一个pipeline结构，通过cache交换（众核处理器）。然后288核是同样的功能，那只考虑288个1Ghz的核一秒处理400Gb数据。
    即使考虑了288个核是分类的，400Gb最多是595238096个包，fp3指令执行307.2BIPS（八九千tick一条指令？）。

28. southbayer 于 2011-08-20 3:06 下午

    BRCM参与了设计

    http://www.telecomlead.com/inner-page-details.php?id=1286&block=

29. fastpath 于 2011-08-21 7:29 下午

    ALU的官方资料：FP3设计得到了Broadcom，Cypress，GSI，Micron，Netlogic和Samsung的大力支持。

    http://www.ic.fourfun.org/2011/07/alcalu-issues-400g-router-challenge/

30. 黑猫 于 2011-08-21 10:53 下午

    RLDRAM/QDR SRAM/TCAM都是功耗高且价格昂贵的器件。最好是只用DDR3 SDRAM一种外围器件，功耗低成本低。因为DDR3 SDRRAM的tRC和tFAW的限制，在Hide Memory Latency上的处理比较复杂；但若处理得当，可获得低功耗及高性能的优势。

31. multithreaded 于 2011-08-22 9:27 下午

    请计算一下，DDR3是否能达到200Gbps的读写带宽。可以假定每个包来了，只写一次，然后读一次输出。

32. 阿土仔 于 2011-08-22 9:47 下午

    不做TM的话，报文不需要写入DDR3

33. multithreaded 于 2011-08-22 9:57 下午

    Do you mean there is another TM chip for the core router?

34. kevin 于 2011-08-23 1:00 上午

    As other vendors are getting to the 100 Gbps mark, the FP3 processor is 40 nanometer and contains 288 RISC cores, supporting 400 Gigabits per second transmission speeds. FP3 based line cards for the Alcatel-Lucent 7750 Service Router will be commercially available in 2-port 100GE, 6-port 40GE, and 20-port 10GE configurations in 2012.

    ==================================
    288core under 40nm？would die size be huge? or with less on chip ram? performance sucks and not enough membw to feed the cores.
    Anyone knows the interconnect?
    I’m really curious about how it can achieve 400g.
    vendors just start to bullshiting and bluffing everyday.

35. ADIDDAS 于 2011-08-23 3:06 上午

    共288个RISC Core，我猜测应该是MIPS Core.
    其中每32个Core为一个Cluster，共9个Cluster。
    如果每个Core运行在900mHz下，则整个处理器的指令执行能力为259GIPS。以64byte小包为准，需要达到400Mpps才能保证200Gbps，这意味着每个包只能执行最多647条指令(理论上的最大值，实际上可能达不到)。如果玩过NP，应该知道是否可能吧！to kevint：不知道你怎么算的？
    至于DDR3的带宽是否能达到要求，也可以算一下。假设是16bit 1.6GHZ的DDR3，则每组DDR3可提供16×1.6×2=51.2Gbps的带宽，这意味着8组DDR3即可在理论上满足带宽要求，考虑到288个Core，每32个Core为一个Cluster，共9个Cluster，如果配9组DDR3的话，带宽即可达460G，考虑到理论偏差，达到400G应该问题不大。前面的兄弟是拍的还是算的？

36. kernelchina 于 2011-08-23 5:48 上午

    600条mips指令能做的事很有限，service router 如何做？

37. ADIDDAS 于 2011-08-23 6:15 上午

    我只能说，600条虽然紧张点，但差不多也够了。所谓MIPS Core也不可能是原始MIPS，否则就不叫NP了，Cisco用Tensilica也不可能是不做优化的吧！
    就这么多了，再争论就没意思了！

38. erjiu 于 2011-08-23 6:21 上午

    @36 600条是紧张了些，做core router的话挤挤还是够的。你要说是做400G service router那夸张了。

    ADIDDAR,难点不在于core, memory吧，内部互联，查表怎么搞？

39. multithreaded 于 2011-08-23 7:19 上午

    一般估算内存带宽时要打个折扣，比如75%。

    这样的话，460Gbps*75%=345Gbps《400Gbps。

    我只算了报文的一进、一出，还没算cliffication, routing, TM etc. 的需求那。

40. kevint 于 2011-08-23 10:49 上午

    sorry, something is wrong with chinese IME. keeps crashing

    @ ADIDDAS

    如果每个Core运行在900mHz下，则整个处理器的指令执行能力为259GIPS。

    It is impossible to have a IPC=1 single issue processor. Under the most optimistic situation, say IPC=0.8. You left 517 instruction for each pkt.
    You might need to write assembly code to process pkt.

    至于DDR3的带宽是否能达到要求，也可以算一下。假设是16bit 1.6GHZ的DDR3，则每组DDR3可提供16×1.6×2=51.2Gbps的带宽，这意味着8组DDR3即可在理论上满足带宽要求，考虑到288个Core，每32个Core为一个Cluster，共9个Cluster，如果配9组DDR3的话，带宽即可达460G，考虑到理论偏差，达到400G应该问题不大。前面的兄弟是拍的还是算的？

    I dont get this calculation. the bandwidth consumption is taken up by pkt buf, tbl lkup and maybe some instruction fetch.

    Unless they have some large on-chip memory to hold the pkt to skip the “报文的一进、一出”, the bw is obviously not enough base on @39 calculation.

    I dont think they can achieve the goal with 40nm process. Or the information is wrong maybe.

    And you need to understand if you have 8 or 9 DDR controllers, sometimes it is difficult to do load balance and the power consumption will scare the shit out of your boss.

41. ADIDDAS 于 2011-08-23 7:32 下午

    to kevint:
    你说的没错，259GIPS是理论最大值，实际上不可能。当然由于NP代码以微码实现，相信IPC应该可以做的比通用处理器好一些！但需要注意的是，以上计算以64byte小包计算，在业界老大Cisco都不强调短包线速的情况下，如果我们按照长报文来计算，比如120byte或者1Kbyte，情况就不一样了！
    DDR3带宽的问题，看起来确实比较有问题，主要是多组DDR会带来管脚过多的问题，对功耗和封装是个很大考验。但9组DDR纯属猜测，基本什么根据。据我所知外接十几组DDR的芯片都可以搞得定，想来FP3应该也可以搞得定！至于负载均衡的问题，我相信对于多流水线Pipeline架构的芯片都是个挑战，每个芯片具体怎么解决真不好猜测，只能假定人家已经搞定了，哈哈！
    以上纯属猜测，只能勉强回答能或不能的问题，不能回答如何能的问题！

42. ADIDDAS 于 2011-08-23 8:03 下午

    PS: alu发布FP3时并没有透露其新一代套片的架构，如果延续Flexpath2的架构(实际上这个可能性更大，ALU向来的都是一次缓存)，报文只缓存一次(Q芯片)，进入NP片外缓存的只有报文头，而Q芯片在集成更多DDR PHY方面应该压力稍小，此时应该能够在很大程度上缓解设计压力。

43. kevint 于 2011-08-23 10:02 下午

    FP1 FP2 FP3
    YEAR 2003 2008 2011
    SPEED 10 Gb/s 100 Gb/s 400 Gb/s
    TECHNOLOGY 180nm 90nm 40nm
    RISC CORES 30 112 288
    CORE
    FREQUENCY 190 MHz 840 Mhz 1 Ghz

44. ADIDDAS 于 2011-08-24 5:09 上午

    FP2 720mhz

45. ayvuir 于 2011-08-24 6:24 下午

    这个有实现大规模TM功能吗，如果只是普通的先进先出转发的话报文不需要往DDR/RLDRAM放吧，也就是同时存在288个报文加上几个。